# 时序逻辑电路概述

输入信号：$X_1\sim X_n$

输出信号：$Z_1\sim Z_m$

内部输入信号：$y_1\sim y_s$

时序逻辑电路中的激励信号：$Y_1\sim Y_r$

按照是否存在同一的时钟信号：

1. 同步时序逻辑电路
2. 异步时序逻辑电路

按照输入信号的不同，脉冲异步时序可分为：

1. 脉冲异步时序逻辑电路
2. 电平异步时序逻辑电路

脉冲的分类：

• 正脉冲：信号的初始值是低电平
• 负脉冲：信号的初始值是高电平
• 周期性的时钟信号：脉冲信号之间的间隔时间是固定的
• 电平信号：如果信号不具备周期性，就得到了电平信号

根据输出信号的特点：

• $Mealy$ 型：输出不仅取决于当前电路状态，还同时与电路输入有关
• $Moore$ 型：输出只取决于当前电路的状态

# 时序逻辑电路的描述方法

状态表：

$Mealy$ 型电路的输出 $Z$ 和次态一样，其值不仅与电路的现态有关，还与输入直接相关

$Moore$ 型电路的输出 $Z$ 仅与电路的现态 $y$ 有关，所以将输出单独列一列

状态图：

# 小规模时序逻辑电路分析

同步时序逻辑电路和脉冲异步时序逻辑电路的共同特点：

1. 电路状态时在脉冲下实现的
   • 同步时序逻辑电路：尽管输入信号可以是电平信号或者脉冲信号，但电路的转换受统一的时钟脉冲控制
   • 脉冲异步时序逻辑电路：没有统一的时钟脉冲，输入信号为脉冲信号，即控制电路状态转换的脉冲信号时由电路输入端提供的
2. 电路对过去输入信号的记忆是由触发器实现的

# 小规模同步时序逻辑电路的分析

通常将时钟脉冲信号 $CP$ 当作一种默认的时间基准，在写激励函数表达式时，可以不用列出时钟脉冲信号 $CP$ 的表达式

时钟脉冲信号的宽度必须保证触发器可靠翻转，脉冲的频率则必须保证在前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来

分析步骤：

1. 确定电路类型：
   • 同步？异步？
   • $Mealy$ 型？$Moore$ 型？
   • 上升沿触发？下降沿触发？
2. 输出函数和激励函数（电路内部输入）表达式
3. 电路的次态方程
4. 状态图和状态表
5. 检查电路自启动
6. 时序图和文字描述电路功能

习题示例：

$Mealy$ 型电路：输出 $Z$ 高电平的持续时间由输入改变的时刻与下一个时钟信号下降沿的间隔时间决定

# 小规模脉冲异步时序逻辑电路的分析

在脉冲异步时序逻辑电路中，触发器不共用一个时钟脉冲信号，引起触发器状态变化的脉冲信号是由输入端直接提供的

$Mealy$ 型电路的输出不仅是状态变量的函数，而且是输入的函数，所以输出是脉冲信号

$Moore$ 型电路的输出仅仅是状态变量的函数，输出信号的变化只能发生在两个间隔不定的输入脉冲之间，所输出是电平信号

对输入脉冲信号的约束条件：

• 输入脉冲的宽度，必须保证触发器可靠翻转
• 输入脉冲的间隔，必须保证钱一个脉冲引起的电路响应完全后，后一个脉冲才能到来
• 不允许两个或两个以上输入端同时出现脉冲，所以分析时只需考虑各自单独出现脉冲的 $n$ 种情况

习题：

# 小规模时序逻辑电路设计

1. 形成原始状态图和原始状态表

   1. 确定电路类型：$Mealy$ 型和 $Moore$ 型，如果未特别要求，可自行选择
   2. 设立初始状态
   3. 根据需要记忆的信息增加新的状态
   4. 确定各时刻的输出

习题：

某序列检测器有一个输入端和一个输出端 $Z$。从输入端 $x$ 输入一串随机的二进制代码，当输入序列中出现 $1001$ 时，输出 $Z$ 产生一个 $1$ 输出，否则 $Z$ 输出 $0$。试作出该序列检测器的原始状态图和原始状态表。

2. 状态化简

   等效状态的判定：

   在各种取值组合下

   • 输出相同
   • 次态属于下列情况之一
     • 次态相同
     • 次态交错或为各自的现态
     • 次态循环或为等效对

   化简原始状态表的方法–隐含表法：

   • 作隐含表：等腰直角梯形，横向从左到右按原始状态表中的状态依次标上第一个状态至倒数第二个状态的名字；纵向从上到下依次标上第二个状态至最后一个状态的名称
   • 寻找等效对：若状态对是明确等效的，在相应方格内填上 √；若状态对明确是不等效的，在相应的方格内填上 ×；若状态对与其他状态对相关，在相应方格内填上相关的状态对
   • 求出最大等效类：原始状态表中的每一个状态都必须属于某一个最大等效类；如果一个状态和其他任何状态都不等效，那么该状态单独构成一个最大等效类
   • 最出最简状态表

习题：

3. 状态编码

   • 确定二进制代码的位数（即所需触发器个数）

     设最简状态表中的状态数为 $n$，二进制代码的长度为 $m$，则状态数 $n$ 与二进制代码长度 $m$ 的关系是

     $$2^m\geq n>2^{m-1}$$

   • 寻找最佳的状态分配方案

     1. 在相同输入条件下，具有相同次态的现态应尽可能分配相邻的二进制代码
     2. 在相邻输入条件下，同一现态的次态应尽可能分配相邻的二进制代码
     3. 输出完全相同的现态应尽可能分配相邻的二进制代码

     以上三条按$1\sim3$ 的优先顺序考虑

4. 确定激励函数和输出函数并画出逻辑电路图

在确定逻辑电路之后，如果设计的电路中触发器所能表示的状态数大于有效状态数时，即存在无效状态时，需对所设计电路的实际工作状态进行讨论

• 当电路偶然进入无效状态后，是否能自动进入有效状态，不存在 “挂起”
• 电路处于无效状态时是否会产生错误的输出信号

如果存在 “挂起” 或错误的输出信号，需要对设计的方案进行修改

# 小规模同步时序逻辑电路的设计

判断下图所示的电路能否自启动：

# 小规模脉冲异步时序逻辑电路的设计

1. 由于不允许两个或两个以上输入端同时出现脉冲

   • 在形成原始状态图和原始状态表时，若有多个输入信号，只需考虑多个输入信号中仅一个出现脉冲的情况
   • 在确定激励函数和输出函数时，可将两个或两个以上输入同时出现脉冲的情况作为无关条件处理

2. 由于电路中没有统一的时钟脉冲，当存储电路采用带时钟控制的触发器时，触发器的时钟端必须作为激励函数处理

   当触发器状态保持不变时，激励有两种取值：（往往选择 $CP=0$）

   • 一种是令 $CP$ 端为 $d$，输入端取相应值
   • 一种是令 $CP=0$，激励端取任意值

3. 一般考虑使用输入脉冲后沿触发的触发器（正脉冲的后沿是下降沿，负脉冲的后沿是上升沿）

# 常用的中规模时序逻辑电路

# 集成计数器

# 集成同步计数器 $74193$

双时钟 $4$ 位二进制同步可逆计数器

1. 异步清零：当 $CLR=1$ 时，无论时钟脉冲信号和置数控制信号为何值，计数器状态立刻清 “0”
2. 异步置数：当 $\overline{LD} =0$ 时，不管时钟脉冲信号为何值，计数器状态被置为 $DCBA$
3. 累加计数：当 $CLR=0,\overline{LD}=1,CP_D=1$，$CP_U$ 端输入计数脉冲时，处于累加计数状态；当出现进位时，$\overline{Q_{CC}}=\overline{\overline{CP_U}\cdot Q_A\cdot Q_B\cdot Q_C\cdot Q_D}$
4. 累减计数：当 $CLR=0,\overline{LD}=1,CP_U=1$，$CP_D$ 端输入技术脉冲时，处于累减计数；当出现借位时，$\overline{Q_{CB}}=\overline{\overline{CP_D}\cdot \overline{Q_A}\cdot \overline{Q_B}\cdot \overline{Q_C}\cdot \overline{Q_D}}$

# 集成异步计数器 $74290$

• $R_{0A},R_{0B}$ 为清零控制信号，高电平有效
• $R_{9A},R_{9B}$ 为置 $9$ 控制信号，高电平有效
• $CP_A,CP_B$ 为计数脉冲信号

计数功能：

当 $R_{9A}R_{9B}=0$ 且 $R_{0A}R_{0B}=0$ 时

1. 模 $2$ 计数器：将计数脉冲加到 $CP_A$ 端，并从 $Q_A$ 端输出，则可实现 $1$ 位二进制加法计数

2. 模 $5$ 计数器：将计数脉冲加到 $CP_B$ 端，并从 $Q_D,Q_C,Q_B$ 端输出，则金额实现五进制加法计数

3. 模 $10$ 计数器：

   • $8421$ 码十进制计数器：计数脉冲连接到 $CP_A$ 端，然后将 $Q_A$ 输出端接到 $CP_B$ 端
   • $5421$ 码十进制计数器：计数脉冲连接到 $CP_B$ 端，然后将 $Q_B$ 输出端接到 $CP_A$ 端

# R 进制计数器

清零法：

用 $74193$ 和 $74290$ 设计一个模 $6$ 加法计数器

注意图$(b)$ 中的清零线连接错误，因为 $Q_A$ 是 $5421$ 码对应的最高位，所以应该将清零位连接 $Q_D$ 的连接到 $Q_B$

因为实际上的 $6$ 对应的是 $001\, 1$

置数法：

在没有清零功能的计数器中，可以利用预置值进行 “清零”，灵活性更大

级联法：

如果前一个计数器的模是 $M_1$，后一个计数器的模是 $M_2$，那么它们联级后得到计数器的模为

$$M=M_2\times M_1$$

我们将 模 $M_1$ 的输出连接到 模 $M_2$ 的脉冲，那么 $M_2$ 每出现一次进位，都需要 $M_1$ 加 $M_1$ 次，所以一共是 模 $M_2\times M_1$

模为 $256$ 的减法计数器

因为 $CP_D$ 输入的脉冲式负脉冲，上升沿状态改变；借位输出 $\overline{Q_{CB}}$ 也是负脉冲，所以可以直接连接

# 寄存器

一个触发器能存储 $1$ 位二进制代码；一个 $n$ 位寄存器由 $n$ 个触发器组成，可以存放 $n$ 位二进制代码

# 移位寄存器 $74194$

# 移位寄存器的联级

** 扭环计数器：** 电路的状态的每次变化时只有一个触发器发生翻转，不会出现竞争和现象

• 当由寄存器的第 $n$ 位状态通过非门连接到右移控制端 $D_R$ 时，构成的是模为 $2\times n$ 的扭环计数器
• 当由寄存器的第 $n-1$ 位和第 $n$ 位状态输出通过与非门连接到右移控制端 $D_R$ 时，构成的是模为 $2\times n-1$

# 中规模时序逻辑电路的分析和设计

# 分析题

$L=1$ ：

• 因为 $L=1$ 时，$3-8$ 线译码器失效，$\bar Y_0\sim Y_7$ 输出为 $1$
• $4$ 个 $JK$ 触发器形成一个标准的 4 位二进制计数器，可计数 0~15，共 16 个状态
  • 第一次出现 $CP$ 脉冲后，在下降沿，$Q_0$ 变成 $1$，计数 $1$
  • 第二次出现 $CP$ 脉冲后，在下降沿，$Q_0$ 变成 $0$，此时因为 $Q_0$ 产生了脉冲下降沿，$Q_1$ 变成 $1$，计数 $01$
  • 以此类推，最终可计数 $1111$

$L=0,Q_3=1$

因为 $Y$ 连接置位端，所以 $Y$ 不同，对应置零时的数不同，模数不同

• $MN=00$：

  $$Y=D_0=\bar Y_0= \bar A_2\bar A_1\bar A_0=\bar Q_2\bar Q_1\bar Q_0$$

  所以当 $Q_3Q_2Q_1Q_0=1000$ 时，$Y=0$，$4$ 个 $JK$ 触发器置零

• $MN=01$：

  $$Y=D_1=\bar Y_2=\bar A_2 A_1\bar A_0=\bar Q_2 Q_1\bar Q_0$$

  所以当 $Q_3Q_2Q_1Q_0=1010$ 时，$Y=0$，$4$ 个 $JK$ 触发器置零

• $MN=10$：❓

  $$Y=D_2=\bar Y_6=A_2 A_1\bar A_0= Q_2 Q_1\bar Q_0$$

  所以当 $Q_3Q_2Q_1Q_0=1110$ 时，$Y=0$，$4$ 个 $JK$ 触发器置零

• $MN=11$：

  $$Y=D_3=\bar Y_7=A_2 A_1 A_0= Q_2 Q_1 Q_0$$

  所以当 $Q_3Q_2Q_1Q_0=1111$ 时，$Y=0$，$4$ 个 $JK$ 触发器置零

显然对于左边的 $74290$ 它是一个模 $10$ 计数器

对于右边的 $74290$ 因为只要到了 $Q_b=1$ 的情况，再继续加到左边的变成 $Q_aQ_bQ_cQ_d=1010$，此时就会清零

所以右边相当于一个模 $2$ 计数器

根据上述清零时候的分析可以得出，上述电路在到达 $01\,0101$ 的时候清零，即到达 $25$ 的时候清零，一共经历 $0\sim 25$ 共 $26$ 种情况，所以是 $26$ 进制

# 设计题

用 $74290$ 芯片实现一个模 $24$ 的加法计数器

1. 用两个 $8421$ 码 $10$ 进制的加法计数器级联
   • 先画出两个 $10$ 进制 $74290$，时钟脉冲连接 $CP_A$，$Q_A$ 连接 $CP_B$
   • 在 $0010(2) \, 0100(4)$ 处清零
   • 因为 $74290$ 是下降沿触发，$Q_D$ 在从 $1001$ 变成 $0000$ 的时候才会产生下降沿，所以直接将 $Q_D$ 连接 $CP_A$ 即可

2. 用一个 $8421$ 码 $10$ 进制和一个 $8421$ 码 $5$ 进制的加法计数器级联
   • 先画出一个 $10$ 进制 一个 $5$ 进制 $74290$
   • 在 $010\, 0100$ 处清零
   • 低位的 $Q_D$ 直接连接高位的 $CP_B$ 即可

3. 用两个 $8421$ 码 $5$ 进制的加法计数器级联
   • 因为两个 $5$ 进制级联得到的是 $25$ 进制，所以有一个状态是多余的
   • 在到达 $010\, 011$ 的时候，实际上下一个就应该是置 $0$ 了，所以我们可以在到达状态 $010\,011$ 的时候直接置 $9$，即变成 $100\,100$，那么下一个就是 $000\,000$

4. 用一个 $8421$ 码 $4$ 进制和一个 $8421$ 码 $6$ 进制的加法计数器级联
   • 利用清零法分别实现模 $4$ 和 模 $6$
   • 低位是模 $4$，在 $011$ 变成 $000$ 的时候产生进位，所以只需检测中间的 $1$ 是否变 $0$，即可知道是否产生进位
   • 级联处理即可

设计一个能够产生 $0010\,1110$ 从左至右顺序输出的序列信号发生器

1. 计数器和数据选择器
   • 利用 $74193$ 产生 $0\sim 7$ 的模 $8$ 计数
   • 连接数据选择器的输入端，实现选择

2. 计数器和译码器
   • 译码器的有效输出是低电平，无效是高电平
   • 利用与非门，有 $0$ 为 $1$，实现输出

3. 利用移位寄存器

   假定序列发生器产生的序列周期为 $p$，移位寄存器的级数（触发器个数）为 $n$，应满足关系 ：

   $$2^n\geq p$$

   • 序列周期是 $8$，所以寄存器的级数是 $3$
   • 根据规定的序列，写出产生的移位反馈信号
   • 可以得到

     $$\begin{aligned} F&=\bar Q_AQ_B\bar Q_C+Q_A\bar Q_BQ_C+Q_AQ_B\bar Q_C+\bar Q_A\bar Q_B\bar Q_C\\ &=Q_B\bar Q_C+Q_A\bar Q_B Q_C+\bar Q_A\bar Q_B\bar Q_C\\ &=(Q_B+\bar Q_A\bar Q_B)\bar Q_C+Q_A\bar Q_BQ_C\\ &=(\bar Q_A+ Q_B)\bar Q_C+Q_A\bar Q_BQ_C\\ &=(\bar Q_A+ Q_B)\oplus \bar Q_C\\ \end{aligned}$$

$S_1S_0$ 先置为 $11$，实现并行输入；再置为 $01$，实现右移

使用 $74193$ 芯片实现一个 $30$ 秒倒计时路，电路有一个频率为 $4$ Hz 的输入脉冲信号，一个倒计时启动信号 $x$，一个输出信号 $Z$，当倒计时结束时输出 $Z=1$ 且停止倒计时。

• 因为倒计时需要的是 $1Hz$ 的输入频率，所以需要分频器

  因为一个 $T$ 触发器可以实现 $0、1$ 状态，实现模 $2$ 计数

  所以两个 $T$ 触发器串联可以实现 $00,01,10,11$ 4 种状态，实现模 $4$ 状态

  CP	Q1	Q2
  	0	0
  1	1	0
  2	0	1（下降沿触发）
  3	1	1
  4	0	0

  因为模 $4$ 计数器每 $4$ 个输入才是一个完整的循环，所以分频之后的频率是 $4/4=1Hz$

• 模 $31$ 的减法计数器

  因为 $74193$ 是模 $16$ 的计数器，所以需要两片 $74193$

  • 一种方法是级联成为模 $256$ 的减法计数器，在电路状态为 $1111\,1111$ 时，置为 $0001\,1110$

    但是因为是用 $8$ 位二进制数表示的，所以输出的时候还需要将二进制转换成十进制

  • 一种方法是将一片 $74193$ 构成模 $10(0\sim9)$ 减法计数器，另一片构成模 $4(0\sim 3)$ 减法计数器，并将初值置为 $0011\,0000(30)$